Crypto-RV: High-Efficiency FPGA-Based RISC-V Cryptographic Co-Processor for IoT Security

密码学运算对于保障物联网（IoT）、边缘计算及自主系统安全至关重要。然而，当前的RISC-V平台缺乏对完整密码算法族及后量子密码学（Post-Quantum Cryptography, PQC）的高效硬件支持。本文提出Crypto-RV——一种面向RISC-V架构的协处理器，其在单一64位数据通路内统一支持SHA-256、SHA-512、SM3、SHA3-256、SHAKE-128、SHAKE-256、AES-128、HARAKA-256以及HARAKA-512等九种主流密码算法。Crypto-RV引入三项关键架构创新：一是高带宽片上缓冲区（容量为128×64位）；二是面向密码学运算定制的执行单元，采用四级流水线数据通路；三是针对大哈希（large-hash）运算优化的双缓冲机制与自适应调度策略。该设计在Xilinx ZCU102 FPGA平台上以160 MHz主频实现，动态功耗仅为0.851 W；相比基准RISC-V处理器核心，其性能提升达165倍至1061倍；相比高性能通用CPU，能效提升达5.8倍至17.4倍。整个设计仅占用34,704个查找表（LUT）、37,329个触发器（FF）和22个块存储器（BRAM），充分验证了其在资源受限的物联网环境中实现高性能、高能效密码处理的可行性。

现有RISC-V处理器缺乏高效、统一的硬件支持来加速多样化的密码学算法（包括传统哈希/AES与后量子密码如HARAKA/SHA3），尤其在资源受限的IoT/边缘设备中，软件实现性能差、能耗高，难以满足实时安全需求。这是一个新兴且紧迫的问题——随着NIST后量子密码标准化推进和RISC-V在嵌入式领域的快速普及，亟需轻量级、可扩展、算法覆盖全面的密码协处理器架构。

提出Crypto-RV：首个面向RISC-V生态、单64-bit datapath统一支持8种异构密码算法（含国密SM3、SHA-2/3、Keccak派生SHAKE、AES-128及NIST PQC候选HARAKA）的可配置协处理器；三大创新——128×64位高带宽内部缓冲、四段流水化密码专用执行单元、针对大哈希输入优化的双缓冲+自适应调度机制，实现算法复用与吞吐-面积-功耗协同优化。

在Xilinx ZCU102 FPGA上实测：160 MHz主频，仅34.7K LUTs/37.3K FFs/22 BRAMs（极小面积开销），动态功耗0.851 W；相比开源RISC-V核（如Rocket/VexRiscv）提速165–1061×，能效提升5.8–17.4×（对比Intel Xeon）；未提及其开源代码，但完整RTL与FPGA部署细节具强工程可复现性；值得深入方向：PQC算法扩展（如CRYSTALS-Kyber签名加速）、与RISC-V Vector Extension协同、物理不可克隆函数（PUF）集成增强侧信道防护。

1. 'PQCoPro: A Post-Quantum Cryptographic Coprocessor for RISC-V' (HOST 2023); 2. 'Shakti-Crypto: A Configurable Crypto-Extension for RISC-V' (IEEE TCAD 2022); 3. 'OpenTitan Secure Boot with SHA2-512 and AES-GCM Hardware Acceleration' (CHES 2021); 4. 'Sparrow: A Lightweight SHA-3 Accelerator for IoT' (ACM TECS 2023); 5. 'SM3-HW: High-Performance Hardware Implementation of Chinese SM3 Hash Algorithm' (ISC 2022)